Elektronik-Projekt: DCF-Uhr mit CPLD

1. Einleitung 2. Grundlegendes zu DCF 3. Schaltungsbeschreibung 4. Softwareentwurf mit CPLDs am Beispiel DCF-Uhr 5. Umsetzung des Design in AHDL 6. Simulation 7. Programmieren 8. Nachbauhinweise 9. Stückliste 10. Download 11. Quellen   dcf_uhr_cpld_doku.pdf (2830 KB)

5. Umsetzung des Designs in AHDL

Als nächster Schritt erfolgt nun die Umsetzung des am Papier entworfenen Designs (hier für die DCF-Uhr) in eine für das CPLD verständliche Sprache. Hierfür gibt es mehrere Möglichkeiten. Eine Möglichkeit wäre die Eingabe in Form eines Schaltplans. Diese Methode wird aber selten verwendet, da sie sehr zeitintensiv ist. Eine andere Methode ist die Verwendung einer so genanten "Hardware-Beschreibungssprache" (engl. HDL für Hardware Description Language). Da hier ein CPLD des Herstellers Altera verwendet wird liegt es nahe die von Altera entwickelte Variante AHDL zu verwenden. Weiters ist eine Entwicklungsumgebung notwendig. Hier fiel die Wahl auf das von Altera entwickelte Entwicklungssystem "Quartus" (Version II 5.0 Web-Edition), welches kostenlos vom Internet unter http://www.altera.com gedownloadet werden kann. Nach der Installation dieses Programms ist eine kostenlose Lizenz notwendig. (Durch umgehen dieser Lizenz kann zwar ein Design erstellt und kompiliert werden, es ist aber nicht möglich dieses Design in ein CPLD zu programmieren)

Die nun folgenden Schritte sollen zeigen, wie man ein neues Projekt (mit Quartus) erstellt, welche Einstellungen notwendig sind, wie man das im Abschnitt 4 erstellte Design in AHDL beschreibt, usw. Zu diesen Schritten existiert in der Online-Hilfe ein sehr gutes Tutorial (allerdings nur in englischer Sprache)

Schritt 1: Ein neues Projekt in Quartus anlegen

Quartus starten. Nach einer Weile erscheint der Startbildschirm (nach Bild 5.1)

Durch anklicken von "File" und "New Project Wizard…" wird ein Dialog zur Erstellung eines neues Projektes gestartet. Es erfolgt zunächst eine Einführung über folgenden durch zu führenden Schritte (Bild 5.2)

Taste "Next >"

Hier erfolgt die Auswahl des Projekt-Ordners, des Projekt-Namens und des Namens des Top-Level-Designs.

Anmerkungen: Für den Projekt-Namen und für den Namen des Top-Level-Designs sollten "sprechende" Namen verwendet, so dass man schon an diesen Namen erkennt worum es bei diesem Projekt geht. Für beide kann durchaus, so wie hier, der gleiche Name gewählt werden.

Taste "Next >"

Hier können schon vorhanden Design-Files in das Projekt eingebunden werden. Bei diesem Projekt gehen wir davon aus, dass noch keine Design-Files vorhanden sind. Die Eingabefelder bleiben daher leer.

Taste "Next >"

Nun wird das CPLD ausgewählt. Wir verwenden hier ein Mitglied der MAX7000S-Familie (1). Mit dem Filter (2) kann die Suche nach dem verwendeten Typ erleichtert werden. Da wir hier den Typ EPM7128SLC84-15 verwenden wählen wir diesen auch aus (3). Siehe auch Schaltungsbeschreibung und Stückliste.

Taste "Next >"

Hier können weitere (spezielle) Werkzeuge ausgewählt werden. Wir benötigen hier keine.

Taste "Next >"

Abschließend erfolgt eine Zusammenfassung über die gewählten Einstellungen.

Taste "Finish"

Bild 5.8. zeigt wieder den Arbeitsbereich der Entwicklungsumgebung. Im Gegensatz zum Startbild (Bild 5.1) zeigt dieses nun ganz oben den Projekt-Ordner, den Projektnamen und den Namen des Top-Level-Designs an (1) und im Abschnitt "Project Navigator" befindet sich das gewählte CPLD (hier: EPM7128SLC84-15) und der Name des Top-Level-Design (hier: dcf) (2). Nun folgt die Eingabe des Designs in der Sprache AHDL.

Schritt 2: Eingabe des Designs in AHDL

Durch anklicken von "File" und "New" kann neues Design-File dem Projekt hinzugefügt werden. Bild 5.9. zeigt eine Liste mit den möglichen Design-Arten. Wir wollen unser Design in AHDL erstellen und wählen daher "AHDL File" aus (1). Anschließend "OK" (2).

Bild 5.10 zeigt nun den "neuen" Arbeitsbereich. Im neuen Fenster erfolgt nun die Eingabe der Code-Zeilen.

Da wir unser Design in AHDL beschreiben wollen, zunächst den grundlegenden Aufbau eines AHDL-Design-Files.

Im Abscnitt Download befindet sich die AHDL-Datei (dcf.tdf). Dieses sollte nun mit der Entwicklungsumgebung (Quartus) geöffnet werden. Man erkennt den soeben erwähnten Aufbau.

• In Zeile 27 erkennt man den Namen des Designs, hier: SUBDESIGN dcf.
• In den Zeilen 29 bis 52 werden alle Ein- und Ausgänge definiert (Anmerkung: Die Zuweisung der Pinnummern erfolgt an anderer Stelle, siehe Schritt 5)
• In den Zeilen 57 bis 147 erfolgt die Definition und Einstellung aller verwendeten Flipflops, Zähler, Schieberegister und der Zustandsmaschine.
• Ab Zeile 151 (bis zum Ende) beginnt schließlich die Beschreibung der Schaltung.

Anmerkungen und Erläuterungen zum Design-File:

• Das Design-File sieht wie ein Listing eines z.B. C-Programms aus. Es ist aber zu beachten, dass es sich hier keinesfalls um ein Programm handelt, welches sequentiell (also Schritt-für-Schritt) abgearbeitet wird. Hier handelt es sich um die Beschreibung einer Schaltung!
• Die Zeilen 1 bis 8 sind Kommentare und dienen der Kurzbeschreibung der Software, den Namen des Entwicklers und einige zusätzliche Informationen. (Anmerkung: Kommentare befinden sich in AHDL zwischen zwei %-Zeichen, z.B. % Kommentar %)
• In den Zeilen 11 und 12 werden die von ALTERA zur Verfügung gestellten Bibliotheken eingebunden. Hier für die verwendeten Zähler (iZAEHLERxxx) und für das Schieberegister (iSR_DCF)
• Im Design werden mehrere Konstanten verwendet. (Hier u.a. zur Unterscheidung zwischen den Low- und High-Bits, einem Minutenwechsel, usw.) Konstanten werden in AHDL mit dem Schlüsselwort CONSTANT definiert. In den Zeilen 16 bis 23 werden alle in diesem Design verwendeten Konstanten definiert.
• In den Zeilen 29 bis 52 werden alle Ein- und Ausgänge definiert. Hier lautet die AHDL-Syntax: Name des Ein- oder Ausgangs : Typ; (Als Typ kann verwendet werden: INPUT (für Eingang), OUTPUT (für Ausgang) oder BIDIR (für bidirektional).
• Die Zeilen 59 bis 65 definieren die verwendeten FlipFlops. Hier lautet die AHDL-Syntax: Name des FlipFlops : FlipFlop-Typ; (Als FlipFlop-Typen stehen z.B, DFF (D-FlipFlop), DFFE (D-FlipFlop mit Freigabe), SRFF (S-R-FlipFlop), SRFFE (S-R-FlipFlop mit Freigabe), JKFF (J-K-FlipFlop), JKFFE (J-K-FlipFlop mit Freigabe) usw. zur Verfügung)
• Die Zeilen 68 bis 125 definieren die verwendeten Zähler. Hier lautet die AHDL-Syntax: Name des Zählers : lpm_counter WITH ( PARAMETERLISTE ); (Die Parameterliste beinhaltet zumindest die Anzahl der Bits (LPM_WIDTH). Weiters können hier Parameter wie die Zählrichtung (LPM_DIRECTION), die obere Zählgrenze (LPM_MODULUS), usw. definiert werden. Die obere Zählgrenze ist bei dieser Anwendung ganz besonders wichtig. Denn der Zähler iZAEHLER_SEK_Z soll beispielsweise nur von 0 bis 5 zählen. Daher ist für diesen Parameter der Wert 6 notwendig. Der folgende Programmausschnitt (Zeilen 90 bis 95) zeigt die Definition für diesen Zähler.

           90 iZAEHLER_SEK_Z        : lpm_counter WITH
           91                             (
           92                                  LPM_WIDTH = 3,
           93                                  LPM_DIRECTION = "UP",
           94                                  LPM_MODULUS = 6
           95                             );

• Die Zeilen 129 bis 132 definieren das verwendete Schieberegister (iSR_DCF). Hier lautet die AHDL-Syntax: Name des Schieberegisters : lpm_shiftreg WITH ( PARAMETERLISTE ); (Die Parameterliste beinhaltet zumindest die Anzahl der Bits (LPM_WIDTH). Weiters können hier Parameter wie z.B. die Schieberichtung (LPM_DIRECTION), usw. definiert werden.
• Die Zeilen 136 bis 147 definieren die verwendete Zustandsmaschine (iZM_DCF). Hier lautet die AHDL-Syntax: Name der Zustandsmaschine : MACHINE OF BITS (Bitanzahl) WITH STATES (Z0 = 0, Z1 = 1, Z2 = 2 usw. );
• Nun beginnt ab Zeile 151 die Beschreibung des Designs
• Die Zeilen 153 bis156 beschreiben die Eingänge des FlipFlops zur Synchronisierung des DCF-Eingangs. Dieses FlipFlop hat die Bezeichnung iFF_DCF_In. Die verschiedenen Eingänge eines Objektes werden folgendermaßen angesprochen:
  
  Objekt.Eingang
  
  (z.B. Dateneingang des FlipFlops zur Synchronisierung: iFF_DCF_in.d oder Takteingang des Sekundentakt-Zählers iZAEHLER_Uhr.clock)
  
  Zurück zum FlipFlop zur Synchronisierung des DCF-Eingangs. Gemäß dem Design ist der Takteingang dieses Flipflops mit dem Systemtakt verbunden, daher lautet die AHDL-Anweisung:
  
  iFF_DCF_In.clk = clock_DCF; (Zeile 153),
  
  Der Dateneingang ist mit dem DCF-Eingang verbunden, die AHDL-Anweisung lautet daher:
  
  iFF_DCF_In.d = inDCF_In; (Zeile 154)
  
  Sowohl der Set- als auch der Reset-Eingang dieses FlipFlops sind mit VCC verbunden. Die AHDL-Anweisungen lauten daher:
  
  iFF_DCF_In.prn = VCC; (für Set-Eingang; Zeile 155)
  iFF_DCF_In.clrn = VCC; (für Reset-Eingang; Zeile 156)
  
  
• Die Zeilen 159 bis 177 beschreiben die Eingänge der restlichen FlipFlops, mit Ausnahme der Dateneingänge. Die Dateneingänge stammen von der Zustandsmaschine (iZM_DCF) und werden an anderer Stelle beschrieben. Der System-Reset stammt aus der Hardwarebeschaltung des CPLDs und ist lowaktiv. Lowaktiv sind auch die Set und Reset-Eingänge der FlipFlops, sodass diese direkt mit dem System-Reset verbunden werden können.
• Die Zeilen 180 bis 188 beschreiben die Verdrahtung der Takteingänge für die Zähler. Die Zähler iZAEHLER_DCF und iZAEHLER_Uhr sind mit dem Systemtakt (clock_DCF) verbunden. In AHDL lautet diese Verbindungen daher
  
  iZAEHLER_DCF.clock = clock_DCF; (Zeile 180)
  iZAEHLER_Uhr.clock = clock_DCF; (Zeile 181)
  
  Die weiteren Zähler (für die Uhrzeit) sind "hintereinander" geschaltet, d.h. der Takt eines Zählers stammt von einem Ausgang des vorhergehenden Zählers. Weiters muss dieser Ausgang negiert werden. Für die Negierung wird in AHDL ein "!" verwendet. Somit lautet die AHDL-Anweisung für den Takteingang des Zählers iZAEHLER_SEK_Z:
  
  iZAEHLER_SEK_Z.clock = !iZAEHLER_SEK_E.q[3]; (Zeile 184)
  
  Anmerkung: Der Zähler iZAEHLER_SEK_E ist ein 4-bit-Zähler. Das heißt er besitzt daher 4 Ausgänge. Die eckige Klammer gibt an welche der 4 Ausgänge benutzt wird, wobei beim Zählen mit 0 begonnen wird. [3] bedeutet daher, dass der vierte Ausgang benutzt wird.
• Zeile 192 beschreibt die Verdrahtung des Takteingangs für das Schieberegister. Als Takt für das Schieberegister wird wieder der Systemtakt verwendet.
• Die Zeilen 196 bis 294 zeigen die Umsetzung der Zustandsmaschine (iZM_DCF). Zu Beginn erfolgen die Verdrahtungen für den Systemtakt (clock_DCF, Zeile 196) und für den Reset (Zeile 197). Der System-Reset stammt aus der Hardwarebeschaltung des CPLDs und ist lowaktiv. Der Reset-Eingang einer Zustandsmaschine ist aber highaktiv. D.h. als Reset-Eingang muss der invertierte Systemreset verwendet werden (Zeile 197).
  
  Die Realisierung einer Zustandsmaschine sieht in AHDL wie folgt aus:

          CASE Name der Zustandsmaschine IS
                  WHEN Zustand 0 =>
                          Anweisung1;
                          Anweisung2;
                          …
                          Anweisungn;
                          Übergang zum nächsten Zustand;
  
                  WHEN Zustand 1 =>
                          Anweisung1;
                          Anweisung2;
                          …
                          Anweisungn;
                          Übergang zum nächsten Zustand;
  
                  WHEN Zustand 2 =>
                  …
                  WHEN Zustand n =>
          END CASE;

• Die Zeilen 298 bis 311 zeigen die Umsetzung der Verbindungen zwischen den Ausgängen des Schieberegisters (iSR_DCF) und den zu ladenden Zählern für die (mitlaufende) Uhr.
• Die Zeilen 312 und 313 zeigen die Realisierung des UND-Gatters beim Stunden-Zähler. Eine UND-Verknüpfung erfolgt in AHDL mit dem "&"-Symbol. Tabelle 5.1. zeigt die wichtigsten logischen Verknüpfungen:


• Die Zeilen 317 und 318 zeigen die Realisierung der Freigabe für den Sekunden-Takt-Zähler (iZAEHLER_Uhr)
• Die Zeilen 322 bis 340 zeigen die Verdrahtungen aller verwendeten CPLD-Ausgänge. Anmerkung: eine leere, eckige Klammer bedeutet dass diese Anweisung für alle Ausgänge dieses Namens gilt. Die Zeile 331
  
  outSEK_E[] = iZAEHLER_SEK_E.q[];
  
  bedeutet daher dass die vier Ausgänge outSEK_E[3..0] mit den vier Ausgängen des Zählers iZAEHLER_SEK_E verbunden werden. Diese Anweisung ersetzt daher folgende vier Anweisungen:
  
  outSEK_E[0] = iZAEHLER_SEK_E.q[0];
  outSEK_E[1] = iZAEHLER_SEK_E.q[1];
  outSEK_E[2] = iZAEHLER_SEK_E.q[2];
  outSEK_E[3] = iZAEHLER_SEK_E.q[3];
  
  Wichtig: Die Indizes von outSEK_E und iZAEHLER_SEK_E müssen natürlich gleich groß sein. Ansonst tritt beim Kompilieren eine Fehlermeldung aus.
• Die Anweisung END; in Zeile 341 bedeutet das Ende der AHDL-Datei.

Das folgende Bild zeigt einen Ausschnitt des soeben beschriebenen AHDL-Files

Man erkennt sehr gut die farblichen Unterschiede, was die Arbeit und die Fehlersuche erheblich erleichtert. Die folgende Tabelle zeigt einen Ausschnitt

• Blau: AHDL-Schlüsselwörter
• Schwarz: Name von Elementen (FlipFlops, Zähler, usw.), Ein- und Ausgängen, Zuweisungen
• Grün: Kommentare
• Hellgrau: Zeilennummern

Schritt 3: Systemtakt definieren

Nach anklicken von "Assignments" und "Timing Settings…" gelangt man zum folgenden Bild (Bild 5.12).

Unter "Category" den Eintrag "Timing Requirements & Options" auswählen (1)

Unter "Clock Settings" die Option "Settings for individual clock signals" auswählen (2) und die Taste "Clocks…" anklicken.

Taste "New…"

Clock settings name: ein beliebiger Name
Applies to node: clock_DCF (Wichtig: Dieser Name muss mit dem Systemtakt im AHDL-File übereinstimmen!)
Required fmax: Hier gibt man die Taktfrequenz mit der richtigen Einheit an. Hier, bei diesem Projekt handelt es sich um einen 32768-Hz-Takt
Duty cycle (%): Hier lässt man den Standardwert von 50.

Taste "OK"

Taste "OK" (2 mal)

Schritt 4: Erste Kompilierung

Nun erfolgt zum ersten Mal eine Kompilierung des Designs. Dies ist jetzt schon notwendig, damit später (im Schritt 5) allen Ein- und Ausgängen die richtigen Pinnummern zugewiesen werden können. Weiters wir beim Kompilieren (wie auch bei anderen Programmiersprachen) das Design auf syntaktische Fehler überprüft.

Eine Kompilierung wird mit dem violetten Dreieck in der Symbolleiste (siehe Bild 5.16) gestartet.

Bild 5.17. zeigt die Entwicklungsumgebung während der Kompilierung. Der Bereich "Status" (1) zeigt den Fortschritt an und der Bereich 2 gibt Auskunft was gemacht wurde. Hier erscheinen auch Warnungen und (syntaktische) Fehler. Wird ein solcher Fehler von der Entwicklungsumgebung entdeckt, so wird die Kompilierung abgebrochen. Der Fehler muss natürlich gefunden und behoben werden, gefolgt von einer neuen Kompilierung. Dieser Vorgang muss natürlich so oft wiederholt werden bis keine Fehler mehr auftreten. Warnungen können natürlich schon auftreten. Diese sollten aber nie völlig ignoriert werden. Es sollte immer überprüft werden, ob diese Warnung "gewollt" ist, oder ob beim Designentwurf etwas übersehen wurde. Was ich damit meine, wird hoffentlich gleich klar.

Wurde die Kompilierung erfolgreich durchgeführt, so erscheint der folgende Hinweis (Bild 5.18).

Hier, bei diesem Projekt trat beim Kompilieren eine Warnung auf. Bild 5.19. gibt Auskunft über diese Warnung(en) (1). Weiters eine kleine Statistik über die Anzahl der benötigten Makrozellen und Pins (2).

Da beim Kompilieren eine Warnung aufgetreten ist, sollte diese nun überprüft werden. Bei den Warnungen handelt es sich hier um den Hinweis, dass ein so genannter "Ripple Counter" erzeugt wurde. Dies wurde aber beabsichtigt, da wir ja die freilaufende Uhr tatsächlich als "Ripple Counter" aufgebaut haben. Diese Warnung kann also ignoriert werden.

Schritt 5: Pinnummern zuweisen

Nach erfolgreicher erster Kompilierung können nun die Pinnummern den Ein- und Ausgängen zugeordnet werden. Für diesen Schritt gibt es in Quartus mehrere Möglichkeiten. Den "Pin-Planer" möchte ich hier vorstellen. Dieser ist gerade bei "kleineren" CPLDs (so wie hier) sehr übersichtlich.

Nach anklicken von "Assignments" und "Pin Planer" gelangt man zum folgenden Bild (Bild 5.20).

Zur besseren Übersicht sollte man hier in den "Vollbildmodus" übergehen (1)

Vorgehensweise:

1. Aus der Liste "Unassigned Pins" wählt man einen Pin ("Node Name") durch einfaches anklicken aus.
2. Mit gedrückter Maustaste zieht man diesen nun auf den gewünschten Pin des CPLDs (mittlerer Bildbereich). Der Mauszeiger zeigt an, ob an dieser Stelle ein Pin zugeordnet werden kann.
3. Maustaste loslassen. In der Liste "Assigned Pins" erscheint nun dieser Ein- oder Ausgang mit der dazu ausgewählten Pinnummer. Zusätzlich wird dieser in der grafischen Ansicht (Bildmitte) durch einen ausgefüllten Kreis dargestellt. (Bild 5.21. zeigt dies für den Ausgang "outANZEIGE_EN" ,Pin 16)

Sind alle Ein- und Ausgänge zugeordnet, so sollte dies dem Bild 5.22 entsprechen.

Nun sollte wieder in die "gewohnte Ansicht" zurückgekehrt werden (1)

Schritt 6: Zweite Kompilierung

Zum Abschluss muss die Kompilierung wiederholt werden. (gemäß Schritt 4)

Autor: Buchgeher Stefan
Erstellt: 1. November 2005
Letzte Änderung: